A Intel fez o que sempre faz quando a AMD apresenta uma nova ideia: ela a ridicularizou e depois a adotou discretamente (eles fizeram a mesma coisa com o multicore, a computação de 64 bits e os controladores de memória na CPU). Ela está introduzindo o que a Intel chama de co-EMIB. Co-EMIB, ou Embedded Multi-die Interconnect Bridge, permite a conexão de dois ou mais chiplets Foveros (chip empilhado em 3D), assim como o Epyc.
Atualmente, o Foveros já está em produção nos FPGAs (field programmable gate arrays) Stratix 10 da Intel, nos processadores Intel Core de 8ª geração com gráficos Radeon e na futura CPU híbrida Lakefield da Intel.
No entanto, o Co-EMIB e o Foveros são uma solução de curto prazo. A longo prazo, a Intel está trabalhando na ODI (Omni-Directional Interconnect, interconexão omnidirecional). A ODI usa comunicações de plano horizontal, como a Co-EMIB, mas também algo chamado TSVs (Through-Silicon Vias) para empilhamento em 3D.
A Intel afirma que os TSVs oferecem menor resistência, o que significa mais potência, além de baixa latência e caminhos de alta largura de banda entre os chips e o substrato do pacote.
O problema com a fabricação de TSVs é que se trata de um processo de fabricação monumentalmente caro, que pode acrescentar 30% ao custo do wafer, e a Intel não vai arcar com esse custo – os clientes é que vão.
Essas são tecnologias de suporte importantes que ajudarão as CPUs e os FPGAs a continuar a dar grandes saltos no desempenho, esperamos que bem além dos 5-7% que têm sido a média. Isso significa uma reformulação significativa da arquitetura e da fabricação de chips.
